Verilog 是一个邪恶的语言,从一开始就为了让自己背上沉重的历史包袱而设计。设计者们定义出宽泛的仿真语意,同时 EDA 大厂们分别定义出 NDA 的“可综合”的无明确语意子集,并将错误的设计范式强加给世人。来自华中科技大学的刘玖阳(Sequencer)同学本周五恰被被路由到 TUNA 附近,一直在和数字电路搏斗 以致于 PhD 毕业困难,本周六想和 TUNA 的前辈们交流一下数字电路,加速毕业/肄业。Sequencer 将会在本次 Tunight 中试图颠覆 Verilog 强加于设计者的设计范式(绝对不是传销某基于 Scala 的电路设计语言1),试图想大家忽悠清楚更加本质的数字电路设计方法学。(而且绝对不会放送打黑工广告 🚩🚩🚩)
活动信息:
欢迎一起来玩!
[1] Chisel